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新型DRAM以VLT技术突破刷新限制


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2016年12月27日Harry Luan,Kilopass技术长兼研发资深副总裁; Bruce Bateman,Kilopass资深首席工程师

VLT记忆体单元的优点之一就是不需要刷新,因而能打造出比普通DRAM记忆体单元成本更少、功耗更低的记忆体;目前VLT记忆体晶片也已经能与现有的LPDDR4记忆体完全相容了...
垂直分层闸流体,是Kilopass研发出的新型记忆体单元,能够显着降低动态随机存取记忆体的成本和複杂性。这是一种静态的记忆体单元,无需刷新操作;相容于现有晶圆厂的製造设备,也无需任何新的材料或製程。相较于一般的DRAM,VLT记忆体阵列能节约高达45%的成本;这是因为它具有更小的VLT记忆体单元,以及驱动更长行与列的能力,使其得以大幅提升记忆体阵列效率。然而,想要发挥VLT的优势,就必须在依据产业标準发展的成熟DRAM市场展开设计与製造,才能确保相容于不同供应商的记忆体产品。目前,基于VLT技术的记忆体已经具备与现有「第四代低功耗双倍数据速率」规格完全相容的能力。VLT记忆体组可以模拟传统DRAM的bank,并相容于其时脉;在设计VLT电路时,设计者可以选择连接标準DDR控制器,或是成本较低的简化版控制器。如果使用标準控制器,由于不需要刷新,VLT记忆体将会忽略刷新序列。系统的其他部份则会将VLT DRAM视为通用DRAM,因而无需任何改变。传统DRAM记忆体单元为了显示如何使用VLT记忆体单元构造LPDDR4记忆体,首先回顾一下传统DRAM以及LPDDR4的工作方式。熟悉DRAM者或许对其有所了解,但实际运用上还是有些微差异,在此先定义一些準则与术语以便于理解。DRAM作业的许多方面取决于其电容储存单元。首先,电容的漏电特性导致了刷新的必要性;其次,储存单元的基本作业方式之一是读取,它会影响如何组织记忆体的其他方面。图1显示电容储存单元的原理图,左右图分别代表了读取1和读取0时。电路透过「电荷分配」侦测记忆体位元值。位元线首先被预充电到一个在0和1之间的电压值,然后透过打开读数电晶体来选择一个记忆体单元,使电荷可以在位元线与记忆体单元间流动。如果位元线电压高于记忆体单元,那幺负电荷就会从记忆体单元流出到位元线上;而如果位元线的电压低于记忆体,那幺负电荷就会从位元线流进记忆体单元。这种电荷转移改变了位元线上的电压,透过感测与锁存得到最终读取数值。然而,在储存电容中失去或取得的电荷,改变了节点上原有的电荷,这意味着读取的过程是破坏性的。因此,在每一次读取之后,都必须透过回写操作恢复记忆体单元中的电荷。LPDDR4LPDDR4标準是第四代双倍数据速率 DRAM的低功耗版本标準,透过整体架构定义了个别记忆体晶片的高层级结构,以及如何安排双列直插式记忆体模组。分析DRAM的方式一般有两种:理论上,剖析其实体细节;实际上,则着眼于其晶片阵列特性。本文首先探讨第一种逻辑观点,因为所有的实体布局都必须分解为相同的逻辑结构,因而能够从中了解传统DRAM和LVT途径如何实现逻辑功能。LPDDR4记忆体晶片拥有8Gb的储存容量,通常由两个4Gb的独立通道共同组成。每通道拥有8个记忆体组,每一记忆体组包括32K储存页,每页有16K位元,而使记忆体组的总容量达到512Mb。一个完整的LPDDR4记忆体晶片包括两个高层级单元:记忆体阵列和DDR介面。有些部份的操作会影响到记忆体阵列;另一部份则会影响介面。DDR介面可以同时与记忆体阵列以及外部系统进行通讯。图3说明了这种关係,即DDR暂存器作为外部系统和记忆体阵列之间的主介面。而在读取资料时,阵列资料会先被载入DDR暂存器中;进行写入作业时,所需的资料会先从外部写入暂存器中。由于读取传统DRAM阵列内容可能破坏原有资料,每一次读取后都必须进行回写作业,以恢复原有值。在进行读取后,DDR暂存器的内容被複製到「隐藏暂存器」中。当外部系统读取DDR暂存器中的资料时,隐藏暂存器负责将资料回写到所选页,以恢复原有数值。同样地,当写入资料时,DDR暂存器的资料会被传输到隐藏暂存器中等待写入;而在执行写入作业时,DDR暂存器就可以载入新的资料。读取记忆体分页资料涉及一连串的活动,类似于两个巢式的软体DO迴路。每一分页记忆体被分成由许多256位元组成、成批读取的记忆体群组,因此,一组16K位元分页就有64个burst记忆体群组,依序读取完整的记忆体页,这类似于外部DO迴路。每个突发传输组被载入256位元的DDR暂存器中,该暂存器被分为16个16位元字,并依序读取其内容,为每一个时脉边缘提供每一个16位字。这种操作方式则如同内部DO迴路。每一行的位址负责选择分页。同时,每一列的位址选择突发传输组,并设置从DDR暂存器中开始读取的字元,因而不必从DDR暂存器的左侧开始读取。值得注意的是,在隐藏暂存器执行回写、读取或写入DDR暂存器中原先载入资料的同时,DDR暂存器已经开始从储存阵列中读取资料或从外部载入所写资料了。LPDDR的运作LPDDR4功能本质上包含四项基本操作:启动、读取、写入和预充电。这些操作的其他变异形式,如突发读取/写入和自动预充电等,可能构成一个更长的指令清单,但并不至于带来新的技术挑战。此外,它还添加了刷新、训练和模式暂存器作业等维护性指令,以因应複杂的操作命令。这些基本的操作简要介绍如下: 启动: 在记忆体阵列中选择特定字元线,即可「开启」一个分页。该分页上的内容将会被感测到并进行锁存,然后保持开启以用于在读取作业时进行回写,或在「读取-修改-写入」作业时被再次写入。读取: 开启读取资料序列,每个burst记忆体群组的资料会从感测放大锁存中被载入到DDR暂存器中。紧接着DDR暂存器开始依序读取,每次读取一个16bit字。同时,晶片透过隐藏暂存器在仍保持开启状态的分页上进行回写。写入: 资料被载入DDR暂存器,每次一个16位元字。资料随后被转移到隐藏暂存器中,待分页开启时写入资料。当进行写入时,DDR暂存器可依需要同时载入新的256位元资料,等待下一次写入。预充电: 在最后一个burst记忆体群组被读取或写入后,记忆体阵列必须为下一次操作做好準备。在写入情况下,必须等待一个写入恢复延迟,以确保最后的burst群组可在继续其他操作前被成功写入。这时,开启的分页已被关闭,使位元线能够自由浮动,并重新充电回到先前提到的VDD/2电位。值得注意的是,只有启动操作才涉及记忆体阵列感测;读取操作只涉及在锁存感测资料与DDR暂存器之间传输资料,以及读取DDR暂存器的数值。根据所需的操作序列不同,有些DDR的时序可能极其複杂。但如果相邻读取操作发生在不同记忆体组的资料之间,则可大幅简化时序。因为在从下一个记忆体组中读取资料之前,不必在原有的记忆体组中等待回写和预充电。时序控制最困难的是来自同一记忆体组的连续读写。实现记忆体阵列:MAT理论上,儘管一个记忆体组的逻辑容量可能达到32K行与16K列,但以现有技术而言,现实上并不可能製造出这样的记忆体阵列。这是因为:驱动器在选择分页时的驱动能力有限;在性能符合规格要求的前提下,只有一定数量的选定电晶体可以被驱动。感测放大只能支援有限数量的储存单元。如果储存单元的数量太多,由于电荷分配造成电压变化减小,而被杂讯淹没。
因此,为了确保记忆体晶片可靠且易于製造,每一种记忆体应用都存在不同程度的实体尺寸限制。达到这种上限的记忆体阵列被称作「记忆体阵列片」。每个MAT都是功能齐全的阵列,本身包含字元线和位元线的解码以及感测放大器。以一种採用2x-nm製程节点的一般DRAM MAT为例,其位元线和字元线的规模分别达到1,024条和620条。字元线的数量并不是2的整数次方,这带来了一些解码方面的挑战。该晶片或许只用了最后的几个MAT,但这是一个可以忽略的晶片建置细节。透过打造一个16×53大小的MAT阵列,可为具有这一尺寸的记忆体组实现总共848个MAT。一个完整分页整合一行MAT的记忆体单元:当开启一个分页时,同时启动同一行有MAT记忆体单元上相应的字元线。在了解了这些背景知识后,接下来将讨论全新的Kilopass记忆体单元,以及它如何打造与此相同的储存组。VLT记忆体单元Kilopasss的全新记忆体单元基于一种垂直分布的闸流体。这种採取pnpn结构的堆叠建构于一个p-阱上,可带走来自底部n型层的任何空洞。在浅沟槽隔离结构中植入一个埋入式字元线,使底部的n层连接到一个字元。埋入式字元线与外部铜金属M1层字元线透过具有较大电阻的金属钨实现连接,因而可以製造比传统DRAM更长的字元线。由于感测机制并非採用电荷分配,使感测放大器可承受更长的位元线。因此,这种技术可以支援高达2Kbit宽、4Kbit深或总共8M位元的MAT——远大于传统的DRAM MAT。採用更少片较大型MAT拼接成的记忆体晶片较採用多片小尺寸MAT的花费更低,因而可使VLT记忆体的阵列效率达到77%,相形之下,同样採用2x-nm节点的传统DRAM效率只有64%。以VLT记忆体单元打造LPDDR4记忆体MAT容量增大后,LPDDR4记忆体组就可以用更少的MAT组成。单纯按照位元数计算,基于VLT技术的记忆体组将包含64个MAT,相形之下,传统DRAM的记忆体组需要配置848个更小的MAT。不过,接下来的问题就是如何最有效配置这些MAT。一种配置方式是每个MAT都带有512个支援4K位元线的感测放大器,这意味着每个感测放大器都有多工器用于在8条位元线中进行选择。其中,多工器的选择基于CAS位址;进一步针对图3的记忆体阵列进行修改后,新的原理图如下:因此,对于每个被选定的分页,每个MAT中只有八分之一的位元线会被选择,这与普通DRAM实现方式中所有位元线都被选中的情况不同。但在传统DRAM中并不可能实现这种更高效率的感测放大器使用方式,因为所有的位元线都必须被读取,以实现回写的目的。由于VLT读取并不是破坏性的,因而无需回写操作,且多个记忆体单元可共用感测放大器。另一个问题是如何在一个MAT实体阵列中配置这些MAT。基于VLT MAT的灵活性,实体上配置这些MAT可以不必与逻辑上的配置完全吻合。只要妥善安排各汇流排的路径,任何形式的配置都是可能的。举例来说,一个记忆体组可被配置为4×16个MAT阵列,同时传输理论上与传统LPDDR4相同的资料。图8说明传统DRAM和VLT技术在记忆体分页选择上有什幺不同:传统DRAM选择一行中的所有MAT,而VLT则从中选择了一个4×8的MAT区块。由VLT製造的LPDDR4,在外部操作上与传统LPDDR4完全相同。内部操作可能有所差异,例如不必再回写和预充电,但这并不会影响DDR控制器;如果满足了VLT的时序要求,其记忆体的逻辑组织方式与传统DDR完全一致。免除刷新VLT记忆体单元最明显的优点之一就是不需要刷新。不过,刷新已经成为DRAM作业的一部份了;无论记忆体处于闲置状态或是被接通,都必须进行刷新操作,以避免资料丢失。完整的DDR控制器状态机说明了刷新对于运作的影响,如图9所示,所有红色的状态都与刷新或者基于刷新的分支相关;而使用了VLT技术,这些状态都是冗余的,而且能够被消除。图10则是一种简化的状态机,其中与刷新有关的状态都已经移除了。在设计基于VLT的记忆体时,设计者可以选择现有的DDR控制器,因应那些不需要的状态加以调整;也可以设计最佳化的DDR控制器,省去所有与刷新相关的电路——这种方法将佔用更小的晶片面积,以及降低功耗。无论选择哪一种控制器,都不会影响其他系统与记忆体晶片的互动。结语VLT记忆体单元可以打造一种比普通DRAM记忆体单元成本更少、功耗更低的记忆体,目前VLT记忆体晶片已能与现有的LPDDR4记忆体完全相容了。透过适当设计架构、命令以及时序,VLT记忆体晶片就能与传统记忆体晶片无差别地应用在实际系统上。基于VLT的记忆体阵列採用一个可在内部作业处理差异的介面,使其得以与标準的LPDDR4控制器配合使用。换句话说,设计一款免刷新的LPDDR4控制器,使其仍具备完整的控制器功能以支援外部介面,并确保现有驱动器都能继续正常作业,而只是在内部忽略与刷新有关的操作,将有助于大幅节省成本,以及降低功耗。

文章标题: 新型DRAM以VLT技术突破刷新限制

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